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VHDL語言數字鐘

        利用VHDL語言寫的一個數字鐘的程序。該數字鐘實現的功能有：
            1.時間：顯示及校時，時間為24小時制
            2．日歷：顯示年月日，及設定功能；自動判定閏年，每個月的天數；
          3．秒表：啟動/停止/保持顯示/清零；
          4．鬧鐘：設定鬧鐘時間，由蜂鳴器鬧鈴。
            利用開發板上提供的40MHz晶振時鐘信號做脈沖，接與P183管腳；
            還有一個11.0592MHz的時鐘信號做掃描脈沖
      管腳定義：
          Clr：    時間清零：         P94
          Clr+Sclock：    秒表清零：          P94+P96
          Clr+Data：     年月日初始化：       P94+P97
          Clock：        鬧鐘顯示：          P95
           Sclock：       秒表顯示：          P96
           Data：         年月日顯示：        P97
          H_add：       調整時間（小時）：   P99
          M_add：       調整時間（分鐘）：   P100
          Clock+hclock：調整鬧鐘小時：      P95+P101
          Clock+hclock：調整鬧鐘分鐘：      P95+P102
          Pause：        秒表暫停：          P96+P103
          Data+hclock：調整年：      P97+P101
          Data+mclock：調整月：      P97+P102
          Data+pause：   調整日：      P97+P103

      在具體程序實現時，發現VHDL語言語法的一些莫名其妙的問題：
    1、信號量STD_LOGIC_VECTOR，STD_LOGIC類型等不允許賦初值

，一旦賦初值，后面就不能改變。這樣設計的理由？

2、盡管信號量有默認值，但在用之前假如沒有賦值語句，就可

能報錯！

3、關于信號上升沿的問題，自己在編程運用的過程中發現并非

所有信號都能用rising_edge()來做條件，即使你定義該信號時的情

況與時鐘信號的定義是一樣的，具體原因還不明白。

4、關于變量和信號量的問題:即使定義時用的是同一個數據類

型，例如整形INTEGER，但在具體用時卻有不同的問題，盡管兩者可

以賦值，但賦值后有可能會產生奇怪的問題，例如將信號量付給變

量，變量的很多運算可能會報錯。

5、VHDL中的算術運算有一些奇怪的特性，對REM取余，MOD取

模等對操作數都有限制，但令人難以捉摸。不明白其中的原因。

6、VHDL中除法運算‘/’好像存在這樣一個問題，例如a/b，如

果a為變量，則b必須是2的乘方數；而如果a是一個整型數值，則對b

沒有該要求！這個問題對寫程序產生很大的麻煩，不知為什么這樣

設計，或者有無其他解決辦法。
      以上問題我在程序中遇到，不斷調試總是存在，還請高手指點！
      以下附完整源程序下載
                           VHDL語言數字鐘
                           多功能電子數字鐘文檔

posted on 2007-07-11 20:56 Tim 閱讀(6805) 評論(15) 編輯收藏引用所屬分類: 硬件驅動

各位朋友，大家好！謝謝大家的關注。這是我以前大學時做的電子課程設計，現在工作了，一方面是沒有從事硬件方面的；另一方面時間太忙。對不起呀！
關于打不開的問題，可能還是具體硬件不對應，我找到了以前的文檔，這里附帶提供，有需要的一起參考吧@無名小卒
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# re: VHDL語言數字鐘 2009-04-22 08:57 acetuo

老大，你的秒表運行不起來。在秒表狀態下，00 000，后面一個0一直閃，為8，可數字不進行加喲，進位，這是為啥呀。
cfungt@gmail.com
謝謝老大?。?！回復更多評論

# re: VHDL語言數字鐘 2009-05-16 16:52 baby

我也在做數字鐘的設計，波形老出不來，你能幫我看看程序有什么問題嗎、。謝謝咯~~是用Quartus II做的。回復更多評論

# re: VHDL語言數字鐘 2009-05-16 17:00 baby

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity clock is
port(clk:in std_logic;
clr:in std_logic;
en:in std_logic;
mode:in std_logic;
inc:in std_logic;

seg7:out std_logic_vector(6 downto 0);
scan:out std_logic_vector(5 downto 0);
sec,min:out integer range 0 to 59;
hour:out integer range 0 to 23);
end;
architecture one of clock is
signal state:std_logic_vector(1 downto 0);
signal qhh,qhl,qmh,qml,qsh,qsl:std_logic_vector(3 downto 0);
signal data:std_logic_vector(3 downto 0);
signal cnt:integer range 0 to 5;
signal clk1khz,clk1hz,clk2hz:std_logic;
signal blink:std_logic_vector(2 downto 0);
signal sec1,min1:integer range 0 to 59;
signal hour1:integer range 0 to 23;
signal inc_reg:std_logic;
begin
process(clk)
variable count:integer range 0 to 9999;
begin
if clk 'event and clk='1' then
if count=9999 then clk1khz<=not clk1khz;count:=0;
else count:=count+1;
end if;
end if;
end process;
process(clk1khz)
variable count:integer range 0 to 499;
begin
if clk1khz 'event and clk1khz='1' then
if count=499 then clk1hz<=not clk1hz;count:=0;
else count:=count+1;
end if;
end if;
end process;
process(clk1khz)
variable count:integer range 0 to 249;
begin
if clk1khz 'event and clk1khz='1' then
if count=249 then clk2hz<=not clk2hz;count:=0;
else count:=count+1;
end if;
end if;
end process;
process(mode,clr)
begin
if clr='1' then
state<="00";
elsif mode 'event and mode='1' then
state<=state+1;
end if;
end process;
process(clk1hz,state,en,clr)
begin
if clr='1' then
hour1<=0;
min1<=0;
sec1<=0;
elsif clk1hz 'event and clk1hz='1' then
case state is
when "00"=>if sec1=59 then sec1<=0;
if min1=59 then min1<=0;
if hour1=23 then hour1<=0;
else hour1<=hour1+1;
end if;
else min1<=min1+1;
end if;
else sec1<=sec1+1;
end if;
when "01"=>if inc='1' then
if inc_reg='0' then inc_reg<='1';
if hour1=23 then
hour1<=0;
else hour1<=hour1+1;
end if;
end if;
else inc_reg<='0';
end if;
when "10"=>if inc='1' then
if inc_reg='0' then inc_reg<='1';
if min1=59 then
min1<=0;
else min1<=min1+1;
end if;
end if;
else inc_reg<='0';
end if;
when "11"=>if inc='1' then
if inc_reg='0' then inc_reg<='1';
if sec1=59 then
sec1<=0;
else sec1<=sec1+1;
end if;
end if;
else inc_reg<='0';
end if;
end case;
end if;
end process;
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# re: VHDL語言數字鐘 2009-05-16 17:01 baby

process(state,clk2hz)
begin
case state is
when"00"=>blink<="000";
when"01"=>blink<=(2=>clk2hz,others=>'0');
when"10"=>blink<=(1=>clk2hz,others=>'0');
when"11"=>blink<=(0=>clk2hz,others=>'0');
end case;
end process;
process(sec1)
begin
case sec1 is
when 0|10|20|30|40|50=>qsl<="0000";
when 1|11|21|31|41|51=>qsl<="0001";
when 2|12|22|32|42|52=>qsl<="0010";
when 3|13|23|33|43|53=>qsl<="0011";
when 4|14|24|34|44|54=>qsl<="0100";
when 5|15|25|35|45|55=>qsl<="0101";
when 6|16|26|36|46|56=>qsl<="0110";
when 7|17|27|37|47|57=>qsl<="0111";
when 8|18|28|38|48|58=>qsl<="1000";
when 9|19|29|39|49|59=>qsl<="1001";
when others=>null;
end case;
case sec1 is
when 0|1|2|3|4|5|6|7|8|9=>qsh<="0000";
when 10|11|12|13|14|15|16|17|18|19=>qsh<="0001";
when 20|21|22|23|24|25|26|27|28|29=>qsh<="0010";
when 30|31|32|33|34|35|36|37|38|39=>qsh<="0011";
when 40|41|42|43|44|45|46|47|48|49=>qsh<="0100";
when 50|51|52|53|54|55|56|57|58|59=>qsh<="1001";
when others=>null;
end case;
end process;
process(min1)
begin
case min1 is
when 0|10|20|30|40|50=>qml<="0000";
when 1|11|21|31|41|51=>qml<="0001";
when 2|12|22|32|42|52=>qml<="0010";
when 3|13|23|33|43|53=>qml<="0011";
when 4|14|24|34|44|54=>qml<="0100";
when 5|15|25|35|45|55=>qml<="0101";
when 6|16|26|36|46|56=>qml<="0110";
when 7|17|27|37|47|57=>qml<="0111";
when 8|18|28|38|48|58=>qml<="1000";
when 9|19|29|39|49|59=>qml<="1001";
when others=>null;
end case;
case min1 is
when 0|1|2|3|4|5|6|7|8|9=>qmh<="0000";
when 10|11|12|13|14|15|16|17|18|19=>qmh<="0001";
when 20|21|22|23|24|25|26|27|28|29=>qmh<="0010";
when 30|31|32|33|34|35|36|37|38|39=>qmh<="0011";
when 40|41|42|43|44|45|46|47|48|49=>qmh<="0100";
when 50|51|52|53|54|55|56|57|58|59=>qmh<="0101";
when others=>null;
end case;
end process;
process(hour1)
begin
case hour1 is
when 0|10|20=>qhl<="0000";
when 1|11|21=>qhl<="0001";
when 2|12|22=>qhl<="0010";
when 3|13|23=>qhl<="0011";
when 4|14=>qhl<="0100";
when 5|15=>qhl<="0101";
when 6|16=>qhl<="0110";
when 7|17=>qhl<="0111";
when 8|18=>qhl<="1000";
when 9|19=>qhl<="1001";
when others=>null;
end case;
case hour1 is
when 0|1|2|3|4|5|6|7|8|9=>qhh<="0000";
when 10|11|12|13|14|15|16|17|18|19=>qhh<="0001";
when 20|21|22|23=>qhh<="0010";
when others=>null;
end case;
end process;
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# re: VHDL語言數字鐘 2009-05-16 17:01 baby

process(clk1khz)
begin
if clk1khz 'event and clk1khz='1' then
if cnt=5 then cnt<=0;
else cnt<=cnt+1;
end if;
end if;
end process;
process(cnt,qhh,qhl,qmh,qml,qsh,qsl,blink)
begin
case cnt is
when 0=>data<=qsl or (blink(0)&blink(0)&blink(0)&blink(0));scan<="000001";
when 1=>data<=qsh or (blink(0)&blink(0)&blink(0)&blink(0));scan<="000010";
when 2=>data<=qml or (blink(1)&blink(1)&blink(1)&blink(1));scan<="000100";
when 3=>data<=qmh or (blink(1)&blink(1)&blink(1)&blink(1));scan<="001000";
when 4=>data<=qhl or (blink(2)&blink(2)&blink(2)&blink(2));scan<="010000";
when 5=>data<=qhh or (blink(2)&blink(2)&blink(2)&blink(2));scan<="100000";
when others=>null;
end case;
end process;
process(data)
begin
case data is
when"0000"=>seg7<="1111110";
when"0001"=>seg7<="0110000";
when"0010"=>seg7<="1101101";
when"0011"=>seg7<="1111001";
when"0100"=>seg7<="0110011";
when"0101"=>seg7<="1011011";
when"0110"=>seg7<="1011111";
when"0111"=>seg7<="1110000";
when"1000"=>seg7<="1111111";
when"1001"=>seg7<="1111011";
when others=>seg7<="0000000";
end case;
end process;
sec<=sec1;
min<=min1;
hour<=hour1;
end;

我的郵箱：sanbudeyu.66@163.com 回復更多評論

# re: VHDL語言數字鐘[未登錄] 2013-06-19 14:23 守護

數字鐘控制器：具有時、分、秒計數顯示，以24小時循環計時；
LED動態顯示時、分、秒；
具有清零、調節小時、分鐘、整點報時功能；
每小時整點亮一盞LED，亮30秒熄滅；
每天結束零點蜂鳴燈報警20秒熄滅。回復更多評論

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# re: VHDL語言數字鐘 2009-01-25 09:44 Tim

# re: VHDL語言數字鐘 2009-04-22 08:57 acetuo

# re: VHDL語言數字鐘 2009-05-16 16:52 baby

# re: VHDL語言數字鐘 2009-05-16 17:00 baby

# re: VHDL語言數字鐘 2009-05-16 17:01 baby

# re: VHDL語言數字鐘 2009-05-16 17:01 baby

# re: VHDL語言數字鐘[未登錄] 2013-06-19 14:23 守護

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